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半导体是现代电子业的基础,业包括我们热爱的音响业。下面详细展示了Intel从沙子到芯片的全过程,满足你的好奇心。
/ u' U' a( o! {) I9 X( _2 |不知道发到这个版块是否合适,不合适的话请版主迁移~~{:soso_e181:}" w" J2 n0 W: c" m: P. b9 i- \
4 v1 o5 s1 s/ ]9 y简单地说,处理器的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市等诸多步骤,而且每一步里边又包含更多细致的过程。
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, l _! y& g/ ?: o7 A下边就图文结合,一步一步看看主要的过程:2 N! v: o( E+ ^! L; `
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沙子:硅是地壳内第二丰富的元素,而脱氧后的沙子(尤其是石英)最多包含25%的硅元素,以二氧化硅(SiO2)的形式存在,这也是半导体制造产业的基础。
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硅熔炼:12英寸/300毫米晶圆级,下同。通过多步净化得到可用于半导体制造质量的硅,学名电子级硅(EGS),平均每一百万个硅原子中最多只有一个杂质原子。此图展示了是如何通过硅净化熔炼得到大晶体的,最后得到的就是硅锭(Ingot)。4 s! G O( l+ s
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单晶硅锭:整体基本呈圆柱形,重约100千克,硅纯度99.9999%。
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: N$ R+ D; h9 G# F8 m硅锭切割:横向切割成圆形的单个硅片,也就是我们常说的晶圆(Wafer)。顺便说,这下知道为什么晶圆都是圆形的了吧?
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4 k9 \) H9 C9 v- b晶圆:切割出的晶圆经过抛光后变得几乎完美无瑕,表面甚至可以当镜子。事实上,Intel自己并不生产这种晶圆,而是从第三方半导体企业那里直接购买成品,然后利用自己的生产线进一步加工,比如现在主流的45nm HKMG(高K金属栅极)。值得一提的是,Intel公司创立之初使用的晶圆尺寸只有2英寸/50毫米。$ ?9 h' \$ h2 E! \+ Y! v8 k# b
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光刻胶(Photo Resist):图中蓝色部分就是在晶圆旋转过程中浇上去的光刻胶液体,类似制作传统胶片的那种。晶圆旋转可以让光刻胶铺的非常薄、非常平。, t7 A* [- s( X: ]# e9 |% n( j T
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& C! ~) ~) p6 p% @' i( |! A& a3 N光刻一:光刻胶层随后透过掩模(Mask)被曝光在紫外线(UV)之下,变得可溶,期间发生的化学反应类似按下机械相机快门那一刻胶片的变化。掩模上印着预先设计好的电路图案,紫外线透过它照在光刻胶层上,就会形成微处理器的每一层电路图案。一般来说,在晶圆上得到的电路图案是掩模上图案的四分之一。
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光刻二:由此进入50-200纳米尺寸的晶体管级别。一块晶圆上可以切割出数百个处理器,不过从这里开始把视野缩小到其中一个上,展示如何制作晶体管等部件。晶体管相当于开关,控制着电流的方向。现在的晶体管已经如此之小,一个针头上就能放下大约3000万个。 [" H$ Q8 D: p
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溶解光刻胶:光刻过程中曝光在紫外线下的光刻胶被溶解掉,清除后留下的图案和掩模上的一致。) }2 \0 N9 H8 z- s) s9 G
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蚀刻:使用化学物质溶解掉暴露出来的晶圆部分,而剩下的光刻胶保护着不应该蚀刻的部分。6 h- N2 f, [+ z5 J. H0 @4 D5 R% }9 V
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清除光刻胶:蚀刻完成后,光刻胶的使命宣告完成,全部清除后就可以看到设计好的电路图案。
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2 Z9 n0 ?3 L R: E( L* b光刻胶:再次浇上光刻胶(蓝色部分),然后光刻,并洗掉曝光的部分,剩下的光刻胶还是用来保护不会离子注入的那部分材料。
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5 N( U1 O8 |) z2 s离子注入(Ion Implantation):在真空系统中,用经过加速的、要掺杂的原子的离子照射(注入)固体材料,从而在被注入的区域形成特殊的注入层,并改变这些区域的硅的导电性。经过电场加速后,注入的离子流的速度可以超过30万千米每小时。
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' x+ E6 I" |/ a* p- u' O清除光刻胶:离子注入完成后,光刻胶也被清除,而注入区域(绿色部分)也已掺杂,注入了不同的原子。注意这时候的绿色和之前已经有所不同。
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晶体管就绪:至此,晶体管已经基本完成。在绝缘材(品红色)上蚀刻出三个孔洞,并填充铜,以便和其它晶体管互连。& l8 Z( z3 d4 g) y8 u8 P
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电镀:在晶圆上电镀一层硫酸铜,将铜离子沉淀到晶体管上。铜离子会从正极(阳极)走向负极(阴极)。
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- D* R# x/ \, J1 k+ P: o8 q铜层:电镀完成后,铜离子沉积在晶圆表面,形成一个薄薄的铜层。0 P5 N" I4 W$ u! I8 d
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抛光:将多余的铜抛光掉,也就是磨光晶圆表面。
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& n8 M3 f5 W7 s- g5 `! k; g金属层:晶体管级别,六个晶体管的组合,大约500纳米。在不同晶体管之间形成复合互连金属层,具体布局取决于相应处理器所需要的不同功能性。芯片表面看起来异常平滑,但事实上可能包含20多层复杂的电路,放大之后可以看到极其复杂的电路网络,形如未来派的多层高速公路系统。
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晶圆测试:内核级别,大约10毫米/0.5英寸。图中是晶圆的局部,正在接受第一次功能性测试,使用参考电路图案和每一块芯片进行对比。6 h, z& y) S+ U3 ^
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